台积电宣布 5nm 基本完工开始试产：面积缩小 45%、性能提升 15%

本月 3 号，台积电（TSMC）宣布，率先完成 5nm 的架构设计，基于 EUV 极紫外微影（光刻）技术，且已经进入试产阶段。根据官方数据，相较于 7nm（第一代 DUV），基于 Cortex A72 核心的全新 5nm 芯片能够提供 1.8 倍的逻辑密度、速度增快 15%。同样制程的 SRAM 也十分优异且面积缩减。

台积电同时宣布提供完整的 5nm 设计规则手册、SPICE 模型、制程设计套件以及通过硅晶圆验证的基材，并且全面支持 EDA（电子自动化设计工具）。

今年初，台积电曾表示，5nm 将于 2020 年底之前量产，考虑到还有 1 年半的时间，完全可以期待。

据悉，此次的第一代 5nm 是台积电第二次引入 EUV 技术，多达 14 层；而第二代 7nm（预计今年苹果 A13、麒麟 985/990 要用）的 EUV，只有 4 层规模。

随着格芯（GF）、联电的退出，目前能够做 7nm 以及更先进工艺晶圆的厂商就只剩下了三星、台积电和 Intel，但 Intel 实际上并不和台积电直接竞争，因为其晶圆厂甚至连满足自家需求都还捉急，只是保不齐对手 AMD 会重金下单。

选自 快科技 等媒体的报道

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文章来源: https://www.toutiao.com/group/6676796527635071499/