英特尔发现一个大趋势，其他厂商会跟进吗？

由于半导体高级工艺技术复杂度和成本指数级上升，摩尔定律已经放缓，同时，随着5G与AI爆发，我们进入了多元化计算时代，在这个时代，处理器该如何延续摩尔定律？英特尔在这方面发现了一个大趋势，其他厂商会跟进吗？

变慢的摩尔定律

摩尔定律是由英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）于1965年提出的，其内容为：当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。这一定律揭示了信息技术进步的速度，摩尔定律的实质是随着半导体工艺技术演进单位面积上集成的集体管数量在有规律的提升，正是在摩尔定律的作用下，我们才可以享受到半导体带来的各种便利的智慧服务。

不过，正如开篇所说，随着半导体工艺演进成本和风险在提升，通过单芯片继续实现摩尔定律难度很大，业界已经认为摩尔定律在放缓，有人甚至将晶体管数量密度修改为每三年翻一番，那么，要实现摩尔定律，除了简单粗暴地不断升级工艺外我们还有其他方法吗？

另外，随着AI的日益融合，我们看到，一款处理器要处理的数据类型也在不断丰富，从最早的单一的标量数据，已经发展到有各种向量、矢量、矩阵以及张量数据，对这些不同类型数据的处理，显然需要不同类型的处理器，所以，现在乃至未来一个系统要支持处理不同的处理器类型，这就催生除了异构的概念----就是通过高级封装技术实现不同处理器的芯片级融合。这也是继续延续摩尔定律的一个有效途径，“先进封装技术是迎合多元化计算时代需求，是摩尔定律在封装领域里的最佳实践。”近日，英特尔公司集团副总裁兼封装测试技术开发部门总经理 Babak Sabi （上图右立者）在接受笔者专访时指出。

在后PC时代，英特尔公司一直在探寻能支持千亿级处理器的大市场，从创客到无人机到自动驾驶、云计算、人工智能、5G。。。英特尔一直在探索，在这个过程中，英特尔接触最多就是各种数据，统计显示，2018年，中国产生了7.6ZB（76亿TB）的海量数据，年增幅30％，而预计到2025年，中国数据量将达48.6ZB，全球则可达175ZB，同时中国会有800亿智能互联设备，全球则可达1500亿！面对这样的数据洪流，英特尔在探索中终于发现了自己的价值所在----提出了从晶体管为中心向数据为中心的转型战略。

因为英特尔是唯一一家可以将CPU标量数据、GPU矢量数据、AI矩阵数据、FPGA空间数据架构完美融合在一整套解决方案内的企业，英特尔可将它们整合在系统平台乃至系统级封装内。实际上，CMOS工艺缩放、3D工艺、新架构、新功能等任何单一因素都不可能再满足多元化数据处理需求，因此英特尔提出基于六大技术支柱进行创新，这六大技术支柱是：制程与封装、架构、内存与存储、互连、安全、软件。

这六大技术支柱最底层的就是制程和封装，它的愿景就是跨晶体管、封装和芯片设计协同优化进步，推动摩尔定律的新时代发展。实际上，通过异构封装技术可以实现系统级摩尔定律的延续，这就是英特尔发现的大趋势。

但是，高级封装并不是要以这一代工艺的集成实现下一代公司的晶体管密度，“因为我们希望通过现在的芯片封装和互连技术实现接近于单晶片的性能，同时也可以帮助我们降低功耗。但是提到互连和芯片封装，通常不会把它与制程节点进行对比。因为目前异构计算主要目标是降低损耗，同时提高互连。因为在未来我们必须要把多个IP像“积木块”一样搭在一起。”英特尔院士兼技术开发部联合总监Ravi Mahajan在接受采访时指出。“通过2D、3D堆叠技术的集成，未来我们可以进一步减少能量和功耗的消耗，同时在设计上也可以更加接近SoC，通过这样的方法，未来我们可以通过封装技术实现一个系统的性能。”

另外，高级封装还解决了工艺升级带来的成本问题，“在我们开发新的芯片工艺以及技术的时候，随着硅片和集成功能的增加，成本的上升幅度基本上是可以预测的，这主要是因为我们对硅片集成的功能诉求会越来越多。但是所有东西都水平集成在更大规模的芯片上，所以，相对于单纯提升工艺制程，提升封装技术的成本还是会更低的。”Babak Sabi指出。“英特尔现大力推动异构集成，但是异构集成是完全不会取代摩尔定律的。另外，在做异构集成的时候要做妥协，例如将电容集成进去的时候，考虑是希望它有更快速的响应。也需要平衡它的成本以及它所占的面积。”

英特尔的封装优势

芯片封装在电子供应链中看似不起眼，但却一直发挥关键作用。作为处理器和主板之间的物理接口，封装为芯片的电信号和电源提供了一个着陆区。迈向以数据为中心的时代，先进封装将比过去发挥更重大的作用。

先进的封装技术能够集成多种制程工艺的计算引擎，实现类似于单晶片的性能，这些技术将大大提高产品级性能和功效，缩小面积，同时对系统架构进行全面改造。封装不仅仅是制造过程的最后一步，它正在成为产品创新的催化剂。

在七月初的SEMICON West大会上，英特尔推出了一系列全新基础工具，包括将EMIB和Foveros技术相结合的创新应用（Co-EMIB），全方位互连（ODI）技术，和全新裸片间接口（MDIO）技术。Babak Sabi表示：“我们的愿景是利用先进技术将芯片和小芯片封装在一起，达到单晶片系统级芯片的性能。异构集成技术为我们的芯片架构师提供了前所未有的灵活性，使之能够在新的多元化模块中将各种IP和制程技术与不同的内存和I/O单元混搭起来。英特尔的垂直集成结构在异构集成的时代独具优势，它赋予了我们无与伦比的强大能力，让我们能够对架构、制程和封装同时进行优化，从而交付领先的产品。”

Ravi Mahajan表示通过多芯片封装（MCP）实现低延时、高互连速度，高性能的系统，它带来的好处有以下几点：1、尺寸缩小，可以将原来4000平方毫米的板级设计缩小到700平方毫米！

2、实现超薄封装、未来更有希望实现无核，嵌入式的桥接。“2014年可以实现100微米PCB板，2015年已经开始实现了无核技术，未来我们并不仅仅把硅片叠到封装上，而是把硅片直接放到封装里面，就是嵌入式桥接。由于先进封装技术的出现，英特尔也是行业的首家可以提出这套技术解决方案的供应商，可以让系统变得更薄，同时也可以让芯片的尺寸变得更小。”他强调。

3、实现高速信号互连，目前已达到112Gbps，正努力迈向224Gbps。同时，通过电介质材料发明和金属表面粗糙度降低损耗。

4、通过2D、3D封装实现高宽带互连，3D互连指的就是两个裸片叠在一起，2D互连指的是两个裸片进行水平的连接。

Ravi Mahajan还对比了英特尔和台积电在高进封装上的技术差异，指出在相同功率密度下，英特尔的MDIO在带宽密度上更高效。“2014年英特尔推出了AIB高级互连走线。每平方毫米Shoreline带宽密度可以达到130，Areal带宽密度可以达到150。同时针脚速度会达到2.0Gbps，物理层的能耗效率是0.85。最近台积电也是发布了自己的一个专门解决方案，叫做LIPINCON2，它的针脚速度可以达到8.0，但是它的Shoreline带宽密度和Areal带宽密度分别是67和198。而我们可以在同样的带宽密度条件下在功耗上做得更低，我们可以在整个封装内实现裸片间的互连，这就是是我们的MDIO技术（多裸片间接口技术）。未来我们将会继续优化并且迭代这项技术，也希望进一步提高它的互连速度。”他指出。

而这正是英特尔IDM优势，“协同优化的制程技术和产品、协同优化的架构和软件 、实现最佳的性能、功耗、安全 产能快速攀升，这就是IDM的优势。”他强调。“英特尔的IDM在异构时代有明显的优势，而且我们的方案是整体且全面的，确保我们的产品可以集成到客户平台上。”

英特尔高级封装技术介绍

Ravi Mahajan详细介绍了英特尔“嵌入式多芯片互连桥接”（EMIB）封装技术的细节。由英特尔开发的EMIB，可以促进多个裸片封装之间的高速通信，“我们一般考虑的是我们可以做到多薄，再就是几个裸片之间的间距到底是多少。”他指出。

最传统的有机封装形式，一般裸片上是每毫米大概会有30个导线，采用传统封装技术再加上更加先进的制造技术可以把这个数字提高到100-150。但是用硅工艺的话可以轻松地把导线数量提高到200、400甚至500到600。“英特尔有独家竞争优势，通过我们EMIB技术可以实现更好的导线密度。我们的硅中介层上会先选两个硅的通孔，在这上面会放很多不同的裸片，然后再通过硅中介层连接到整个基板上。”他指出，“英特尔是拿一小块硅中介层放在封装里在局部进行高密度布线，而并不是在全部的芯片上进行高密度布线。因为在给硅中介层叠加裸片时它必须是要比硅中介层要小，如果不突破这点，它的成本要大幅上升。”

他透露英特尔正在开发在有机封装基础之上的超高密度有机封装，可以把每层每毫米IO数量从64提高到256。而EMIB技术可以从256到1024的提升。

另外英特尔的3D的高密度微缩，可以在非常小的面积上可以进行堆叠。目前间距可以做到50微米，通过先进技术可以做到10微米甚至更小，IO可以从400到10000来。

EMIB、Foveros和Co-EMIB是构建高密度MCP的关键基础技术，其中，EMIB构建2D互连，而Foveros是英特尔推出的业界首创的3D逻辑芯片封装技术。这一全新的3D封装技术首次引入了3D堆叠的优势，可实现在逻辑芯片上堆叠逻辑芯片。

英特尔还有Co-EMIB技术，简言之Co-EMIB就是EMIB技术还有Foveros两个技术之间的集成，把2D和3D芯片进行融合。Co-EMIB可以把两个不同的裸片来进行叠加，可以在水平和垂直方向实现叠加。这样可以有更好的灵活度，可以进行不同层面的分割，然后放在同一个封装内进行实现。

他指出整个业界都在不断去推动先进多芯片封装架构的发展，以更好的满足高带宽、低功耗需求。而英特尔拥有多项关键的基础技术，包括像EMIB、Foveros还有Co-EMIB等等，这些都是MCP高密度实现的关键。此外英特尔还有先进的IO技术和高密度的封装技术进行协同设计，实现异构计算元素向外、向上扩展。

英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini则介绍了英特尔内部为未来封装技术开发所做的一些准备。他指出封装互连技术主要有两种方式，一种是把主要的相关功能在封装上进行集成。如把电压调节单元从母板上移到封装上，另外一个被称之为SOC片上系统分解方式，把具备不同功能属性的小芯片来进行连接，并放在同一封装里，通过这种方法我们可以实现接近于单晶片的特点性能和功能。但不管是选择哪一种实现路径，都需要做到异构集成和专门的带宽需求，而异构集成和专门的带宽需求也可以帮助实现密度更高的多芯片集成。

通过三个微缩方向可以实现更多功能/立方毫米。

1、用于堆叠裸片的高密度垂直互连，可以帮助大幅度提高带宽，同时也可以实现高密度的裸片叠加 ；

2、实现大面积拼接的全横向互连，在未来随着小芯片使用的会越来越普及，在小芯片集成当中保证更高的带宽；

3、带来高性能的全方位互连，通过全方位互连可以实现我们之前所无法达到的3D堆叠带来的性能。

高密度垂直互连主要是靠每平方毫米有多少个桥凸来进行界定。如上图的不同小芯片上面还有堆叠一些其他功能的芯片，这些新芯片之间的互连间距是50微米，一般每平方毫米有400个导线接头。随着摩尔定律继续推进，芯片尺寸会变得越来越小，为了保证足够的带宽，必须要在导线上下功夫。所以整个小芯片尺寸变得越来越小，而随着间距变得越来越短，传统基于焊料的技术已经快到极限，需要要使用全新的技术，其中一个就是混合键合。

通过混合键合在间距上可以做到10微米，除此之外在桥凸和互连密度上也都可以做到更好。

另外，高密度垂直互连也减少串扰，降低时延，还有，因为间距变得越来越窄，电容和电压在对等眼高上，可以大幅度降低功耗。通过这种方法，信号完整性也会得到大幅度提高，再结合其他的属性可以提升整个系统性能。

他指出通过使用裸片间互连，可以让信号在裸片之间进行传导，目前信号传导必须要从下方的收发器开始，从底部的裸片再到中间层，然后再到上方的裸片，最后然后再到小芯片。这样会造成信号时间较长，因为距离比较长，除此之外电容电压也会上升，会造成功耗上升。

而裸片间互连，信号在传递时，从上方裸片到下方裸片之间的间距会更短，时间也会更短。所以电容会更低，延迟也会大幅度下降，以帮助实现近乎单芯片的性能。如果说把间距缩短到10微米，则总电容以及功耗的差别可以达到5倍以上，同时延迟可以下降功耗也可以大幅度降低。

英特尔非焊料焊接技术称之为混合键合。一般先会对顶部晶圆进行抛光，经过单切、清洁，然后再到底部晶圆。这套工艺可以帮助实现并排互连的桥凸。这里我们就通过一套热退火的工艺流程对它进行基础填充，经过裸片间填充和后处理就可以实现更好的桥凸之间的互连，然后再把整个裸片集成到晶圆。

英特尔另一个关键封装技术就是全方位互连（ODI），它为封装中小芯片之间的全方位互连通信提供了更大的灵活性。顶部芯片可以像EMIB技术下一样与其他小芯片进行水平通信，同时还可以像Foveros技术下一样，通过硅通孔（TSV）与下面的底部裸片进行垂直通信。

ODI利用大的垂直通孔直接从封装基板向顶部裸片供电，这种大通孔比传统的硅通孔大得多，其电阻更低，因而可提供更稳定的电力传输，同时通过堆叠实现更高带宽和更低时延。同时，这种方法减少了基底晶片中所需的硅通孔数量，为有源晶体管释放了更多的面积，并优化了裸片的尺寸。

上图显示了全方位互连（ODI）的架构。可以看到，通过传统的硅通孔技术，顶层小芯片可以与下方的芯片互连，这样可以通过底层封装直接对上方小芯片进行供电。除了这些供电之外，依旧可以让上方裸片和下方裸片之间有直接互连。通过这种并排互连可以把延迟下降2.5倍，功耗降低15%，带宽提高3倍。

他指出通过三种互连模式--高密度垂直互连、全横向互连、全方位互连，可以提高每立方毫米上的功能并可以实现类似于单芯片的性能。

Ravi Mahajan表示在进行堆叠和封装时理论上可以无限堆叠，但要考虑具体场景，英特尔已经充分考虑过应力和散热问题，而且英特尔的高级封装技术应用场景绝不仅限于AI和大数据，还有可能拓展到更多领域例如手机等。目前英特尔无意授权这些封装技术，但是，他指出与英特尔有代工合作的厂商可以享用这些高级封装技术。（完）

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