什么呢3'bzzz代表的Verilog？(what does 3'bzzz stan

我有以下的代码，但我不知道是什么3'bzzz代表：

`timescale 1ns / 1ps
module reg_tercer_estado(entrada,hab,salida);
input [2:0] entrada;
input hab;
output [2:0] salida;
reg [2:0] auxsalida;

always @(entrada)
begin
    case (hab)
    1'b0: auxsalida=entrada;
    1'b1: auxsalida=3'bzzz;
    endcase
end

assign salida=auxsalida;

endmodule

Answer 1:

据“HDL编译器对Verilog”手册中， 3'bzzz是3位的数字，并且z为“断开”或“高阻抗”的条件，并且它也是不可合成。

所以， 3'bzzz意味着在断开状态的所有三个位的3位值。

文章来源: what does 3'bzzz stands for in verilog?