VHDL / ModelSim的 - 无法找到实体(VHDL/ModelSim - Could No

我想我的模拟VHDL文件，但我遇到了以下错误：

# ** Error: (vcom-11) Could not find work.lab1.
# 
# ** Error: (vcom-1195) Cannot find expanded name "work.lab1".
# 
# ** Error: Unknown expanded name.
# ** Error: VHDL Compiler exiting
# ** Error: c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
# Error in macro ./DE2_TOP_run_msim_rtl_vhdl.do line 8
# c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
#     while executing
# "vcom -93 -work work"

我试图模拟之前通过的Quartus II和ModelSim的编译器都编译的代码成功。 我确实有我的代码lab1中的实体和架构（我甚至可以看到它在Quartus Project Navigator的设计单位标签），所以我真的不明白这个错误。 任何人都知道是什么引起的？

Answer 1:

当模拟器在编译顶层（DE2_TOP）它想知道所使用的部件是怎么样的。 所以，你应该编译upperlevel组件之前，编译LowerLevel的组件。

我所做的大部分的时间来解决，这是编制以正确的顺序所有部件，然后使用“vmake”（“vmake -work工作> work.vmake”）的ModelSim的命令生成一个makefile出库的（工作） 。 一旦你有你可以执行它生成文件（请-f work.vmake）。 和所有的文件将依次进行编译。

注：Verilog的是这些事情轻松多了......

文章来源: VHDL/ModelSim - Could Not Find Entity