我目前使用的ModelSim SE 5.8E。 它不支持SystemVerilog的。 我需要使用SystemVerilog的为我的项目的设计和验证。 任何想法，其中的ModelSim的版本支持sytemverilog良好的设计和验证的子集？ 我使用VCS之前，并试图找到它，如果我能为模拟，而不是使用VCS的ModelSim。
提前致谢！
Answer 1:
根据该表 ，支持的ModelSim SystemVerilog的设计功能，但不验证功能。 这意味着，它可能不支持类，随机，或SV的覆盖功能。
Mentor Graphics公司的最新模拟器平台品牌奎斯塔 。 这真的只是一个扩展的ModelSim。 奎斯塔对SystemVerilog的全力支持。 这是你想要的，如果你有（或可以得到），它的许可证。 我的经验是EDA仿真以分层的方式许可的，所以如果你有一定的许可，某些功能可能只提供。
该奎斯塔模拟器营销页面是http://www.mentor.com/products/fv/questa/
Answer 2:
您是与学生版，那么试试这个的一个列表 。
我想没有一个开源模拟器，让我们知道，如果你找到的东西。
另一种选择，你可以用其他的东西像myhdl看看这个为好。
Answer 3:
的ModelSim 10.1d支持的SystemVerilog除了SystemVerilog的覆盖，SystemVerilog声明， randomize()方法，和program块。 学生版和Altera，入门版本是免费的。
的ModelSim 10.1d可用于验证。 大多数验证工程师正在使用UVM库和的ModelSim可以运行UVM 。
一个平凡的UVM测试平台的的ModelSim
文章来源: Modelsim support for SV
